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13篇 您的检索式：作者名="Veneris A"

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		题名	作者	年代	出处	被引量
	1	Automated design debugging with abstraction and refinement 显示文摘	Safarpour S Veneris A	2009	IEEE Transaction on CAD2009，28，10：	1
	2	Multi-objective Voltage Island Floorplanning Using Sequence Pair Representation显示文摘	Senguptaa D Veneris A Wilton S	2012	Sustainable Computing:Informatics and Systems2012，，2：	1
	3	Bounded model debugging显示文摘	Keng B Safarpour S Veneris A	2010	IEEE Transaction on CAD2010，29，11：	1
	4	Application of Nd:YLF laser to amorphous silicon crystallization process显示文摘	VENERI P DELLI ADDONIZIO M L IMPARATO A	2000	Materials Science and Engineering2000，6970，：	1
	5	Design error diagnosis and correction via test vector simulation 显示文摘	Veneris A Hajj 1 N	1999	IEEE Transactions on Computer-Aided Design1999，18，18：	1
	6	Incremental fault diagnosis 显示文摘	Liu J B Veneris A	2005	IEEE Transactions on Computer-Aided Design2005，24，2：	1
	7	Fault Diagnosis and Logic Debugging Using Boolean Satisfiability 显示文摘	Smith A Veneris A All M F	2005	IEEE Transactions on Computer-Aided Design2005，24，10：	1
	8	Design error diagnosis and correction via test vector simulation显示文摘	VENERIS A HAJJ I N	1999	IEEE Trans on Computer-Aided Design1999，18，12：	1
	9	Fault diagnosis and logic debugging using Boolean satisfiability显示文摘	SMITH A VENERIS A ALI M F	2005	IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems2005，24，10：	1
	10	Fault diagnosis and logic debugging using boolean satisfiability显示文摘	A Smith A Veneris M F Ali A Viglas	2005	IEEE Transactions on Computer-Aided Design2005，24，10：	1
	11	Fault diagnosis and logic debugging using Boolean satisfiability显示文摘	Smith A Veneris A Ali M F	2005	IEEE Transaction on CAD2005，24，10：	1
	12	Maximum circuit activity estimation using Pseudo-Boolean Satisfiability显示文摘	Mangassarian H Veneris A and Najm F N	2012	IEEE Transactions on Computer-Aided Design of Intergrated Circuits and Systems2012，31，2：	1
	13	Design rewiring using ATPG显示文摘	Veneris A Abadir M S Amiri M	2002	IEEE Transaction on CAD2002，21，12：	1

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