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| 1 | 一种32位高速浮点乘法器设计显示文摘文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。 | 周德金 孙锋 于宗光 | 2008 | 电子与封装2008，8，9： | 4 |
| 2 | 基于FPGA的高速流水线浮点乘法器设计显示文摘设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 | 张海南 龚仁喜 刘丰 江波 | 2009 | 微计算机信息2009，25，5： | 2 |
| 3 | 32位高速浮点乘法器优化设计显示文摘设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。 | 周德金 孙锋 于宗光 | 2007 | 半导体技术2007，32，10： | 2 |
| 4 | 一种43位浮点乘法器的设计显示文摘设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz. | 谷理想 孙锋 于宗光 | 2009 | 微电子学与计算机2009，26，6： | 1 |
| 5 | 3D透视校正纹理映射矩阵电路设计及实现显示文摘3D图形硬件加速中,纹理映射属于像素处理阶段,透视校正中的纹理地址计算的特点是计算量大,且有实时性要求。本文设计了一个流水线脉动阵列结构来提高数据吞吐量。阵列的处理器单元(PE)为基于IEEE754单精度的32位浮点乘累加器,同时计算纹理坐标的除法电路也为单精度。 | 周珍艮 郭立 | 2007 | 电子技术应用2007，33，12： | 1 |
| 6 | 高性能64位并行前缀加法器全定制设计显示文摘基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半加器.该加法器全定制设计采用SMIC 0.18μm 1P4M CMOS工艺,版图面积为0.137 9mm2,在最坏情况下完成一次64位加法运算的时间为532.26 ps. | 王仁平 何明华 魏榕山 陈传东 戴惠明 | 2011 | 福州大学学报(自然科学版)2011，39，6： | 1 |
| 7 | 基于改进波兹编码的符号位快速处理算法显示文摘基于改进波兹编码的乘法器设计中,在处理部分积累加时,为了提高速度、减小面积,可以单独对符号位扩展部分进行优化处理。本文就符号位扩展运算提出了一种使用‘或’-‘异或’处理的快速算法。该方法有效地减少了门的使用数量,提高了处理速度。 | 丁俊 赵峰 | 2006 | 电子技术应用2006，32，8： | 0 |
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